JEDEC a elaborat un standard de memorie interesant, al cărui obiectiv principal este folosirea unor metode creative pentru a umple golul din industrie. Desigur, va avea compromise, ceea ce înseamnă că nu va schimba lumea, dar va fi o alternativă interesantă.
Standardul Standard Package High Bandwidth Memory, cunoscut sub numele de cod JESD330-4, are ca obiectiv principal înlocuirea tehnologiilor scumpe și complexe, care pe moment nu sunt posibil de produs în cantitatea necesară, cum ar fi limitările impuse de tehnologia TSMC CoWoS. În cadrul standardului SPHBM4, plachetele DRAM sunt stivuite și ele (TSV-uri), însă sub „sandviș” nu se află un interposer scump și complex, care necesită tehnologii avansate și materii prime costisitoare, ci o alternativă din materiale organice, care poate fi fabricată mult mai ieftin. Din păcate lăpțimea de bandă oferită este de doar 512 biți față de standardul curent de 2048.
Evident această bandă este un compromis prea mare în sine, dar în schimb sistemul oferă viteze de transfer crescute semnificativ, putând atinge valori cuprinse între 22,4 GT/s și 46 GT/s, extrem de rapid în comparație cu cele 8 oferite de HBM4, sau 12 al HBM4E. HBM4E oferă o lățime de bandă de 3 TB/s prin intermediul magistralei de memorie de 2048 biți, iar SPHBM4 2,944 TB/s, dacă luăm în calcul maximul de 46 GT/s, o valoare care nu va fi posibilă de implementat inițial.
Dar cum se va atinge această viteză doar pe 512 biți? Cipurile SPHBM4 dispun în total de 32 canale de memorie DDR de 16 biți, pe care sistemul le poate utiliza sub forma a 8 canale quad-channel. În cazul modulelor de memorie HBM4, fiecare cip utilizează intern un total de 32 canale de memorie, fiecare având 64 biți, rezultând astfel un bus pe 2048 biți. Pentru ca SPBM4 să transfere o cantitate de date echivalentă a 2048 biți pe o magistrală externă de 512 biți, este necesar ca canalele de memorie să fie grupate câte patru în blocuri Quad Channel, fiecare bloc gestionând în total 64 benzi de date, adică 4 x 16 biți.
Cele 64 benzi funcționează cu o rată de transfer de patru ori mai mare decât cea a cipurilor HBM4 standard, astfel încât, tehnologiile pot oferi rezultate similare, dar mai ieftin, însă având nevoie de etape suplimentare de gestionare a datelor (de exemplu: SerDes), care poate introduce latențe de câteva nanosecunde.
Prin urmare SPHBM4 este o soluție de compromis, care poate fi utilă doar pentru o categorie restrânsă de acceleratoare IA, dar este suficient de performant ca să fie folosit ca o alternativă. Deocamdată rămâne de văzut cum va arăta situația finală în ceea ce privește și eficiența energetică, deoarece aceasta depinde în mare măsură de implementările producătorilor, și este un criteriu extrem de important în ceea ce privește viabilitatea sa. Aici există încă un compromis, funcționează doar la o tensiune fixă I/O, și anume 0,75 V. HBM4 în schimb poate folosi 0,7 V, 0,75 V, 0,8 V sau 0,9 V.
Cipurile de memorie SPHBM4 vor putea fi alcătuite, la fel ca modelele HBM4E, din 4, 8, 12 sau 16 straturi cu o capacitate de 24 și 32 Gb. La nivel teoretic, cu 16 plăci de 32 Gb se poate atinge o capacitate de 64 GB pentru ambele, dar considerând că cipul SPHBM4 este mai mic din cauza componentelor mai reduse, volumul fizic poate fi mai mare, prin urmare și capacitatea per cm cub.
